高周波動作に適したΔΣ型ADC

アナログ-デジタル変換器(ADC) は実世界と進展著しいVLSI の世界を結ぶ重要なデバイスです。中でも、ΔΣ方式は、高分解能のA/D変換が可能なことから広く使われています。しかし、ΔΣ方式は信号帯域に対して十分高い周波数で動作させる必要があるため、これまで、その応用は比較的低い周波数に限られてきました。これに対して、私たちは、高速性、高分解能性の点で大きなポテンシャルを持ちながら、未だその能力が生かされていない周波数変調方式ΔΣADCに着目しました。本研究は、周波数変調方式の問題点を解決した新しい回路構成を提案し、高速・高分解能なADCを実現することを目的としています。

ΔΣADCの最も重要な要素はΔΣ変調器であり、これにより、入力アナログ信号はパルス密度変調1bitデジタル信号に変換されます。通常のΔΣ変調器は下図のような構成からなっています。

通常のΔΣ変調器

しかし、ΔΣ変調器のフィードバックループは非常に高い精度が必要であり、これがΔΣ方式の動作速度を制限してきました。下の図に示すFM中間信号を用いるFMΔΣ変調器はこの問題点を解決できる可能性を秘めています。

FMΔΣ変調器

まず、この方式の動作原理を説明しましょう。この方式は、FM信号の特徴を巧みに利用してます。電圧制御発振器（VCO）の出力信号の位相θ(t) は以下の式で表せます。

ここで、x(t)、f c、kは、それぞれ、入力信号、発振の中心周波数、周波数変調度です。この式から、VCO出力の位相は入力信号を積分したものであることがわかります。このため、従来のΔΣ変調器の積分器が不要になります。さらに、位相が2πで0に戻ることは、大きさ2πのネガティブフィードバックを含んでいると見なすことができます。そのため、フィードバックループなしでΔΣ変調器を構成できます。FM信号を1-bit量子化器とXORを用いて、量子化し、出力が0→1、1→0へ変化する部分を取り出すことで、パルス密度変調信号が得られます。この方式はフィードバックが自然に内蔵されているため、高精度でかつ高速動作に適しています。

しかし、この方式には実用化を妨げる大きな課題があります。そのひとつは、VCOに対する要求が厳しい点です。サンプリング周波数に対するFM信号変調範囲が、入力信号の大きさとなるため、非常に広い周波数変調範囲が要求されます。さらに、VCOの発振周波数と入力信号との間には、高精度な線形性が必要です。この両者を同時に満たすのは非常に難しいため、これまでこの方式に関する報告は非常に少ないものでした。もうひとつの問題点としては高次化が難しいという点が挙げられます。２次のΔΣ変調器を構成するためには、初段の積分器出力を次段へ与える必要があります。しかし、VCOの出力はあくまでも発振波形であり、位相ではありません。そのため、積分出力を取り出すには複雑な回路が必要となり、本方式の特長が失われてしまうという問題点がありました。

我々はこの二つの問題点に関して、ダウンコンバージョンによる周波数変調波の生成と、2重クロックMASH方式という新しい解決策を提案し、研究を進めています。詳しくは以下のpdfファイルをご覧ください。

現在研究している二つの解決策について詳しく述べたファイルを下におきます。この提案により、平成１７年度の第７回LSI IPアワード開発奨励賞を受賞しました。
「高速化に適した周波数変調方式ΔΣADC」(300KB)

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